GB／T 41033-2021  CMOS集成电路抗辐射加固设计要求

偏置电路抗总剂量辐射力

偏置电路抗总剂量辐射加固设计方法如下：

b）电流偏置应由基准电流产生，不应由基准电压产生； 应增大偏置电压、偏置电流设计裕量； 应采用电流镜、电流沉构建偏置电路； e 应采用高的电源电压（VDD）

涂料标准规范范本5.1.4.4电流镜电路抗总剂量辐射加固设计

电流镜电路抗总剂量辐射加固设计方法如下： a）应采用高且稳定的电源电压（Vbp）； MOS晶体管应工作在饱和区； c）应采用大尺寸MOS晶体管以提高匹配性

5.1.4.5运算放大器电路抗总剂量辐射加固设计

GB/T41033202

器件的跨导下降、运放电路内部各功能单元间的失配和差分对的不对称性引起的电路性能参数的退化 CMOS运算放大器电路抗总剂量辐射加固设计如下： a） 应采用差分电路拓扑结构； b) 运放输人级宜采用PMOS差分结构； C 应加强PMOS差分输入级的NMOS负载对称、匹配； d） 应采用具有失调补偿功能的电路拓扑结构： e) 版图布局时应注意匹配性设计； f 应增大偏置电流； g） 放大器宜采用两级跨导运算放大器； 5AC h) 应采用稳定跨导（gm）的电路拓扑结构； 1 应采用高的电源电压（Vm）以提高运放跨导

5.1.4.6比较器电路抗总剂量辐射加固设计

比较器可以看作是具有非常高增益的差分运算放大器，抗总剂量辐射加固设计如下： a）应采用具有失调补偿功能的电路拓扑结构； b）应采用高偏置电流； c）应采用高跨导（gm）。

5.1.4.7模拟开关电路抗总剂量辐射加固设计

模拟开关电路抗总剂量辐射加固设计如下： a）应采用高且稳定的电源电压（Vpp）； b）NMOS晶体管应采用环栅结构.并加保护环

5.1.5器件级抗总剂量辐射加固设计

5.1.5.1通用抗总剂量辐射版图加固设计

MOS管的匹 性能极有帮助 宜采用的抗总剂量辐射版图加固匹配设计规则如下

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a 应采用大的有源区面积； b) 应采用薄氧化层器件代替厚氧化层器件； 对于电压匹配，应保持小的VGs； d 对于电流匹配，应保持大的VGs； 应采用共质心版图结构，大尺寸晶体管应分成偶数个叉指，匹配晶体管应排列成交叉耦合对 形式； 所有的深扩散区应远离有源区、栅区

5.1.5.2MOS晶体管抗总剂量辐射版图加固设

抗总剂量辐射版图加固设计原则：减小或阻断源极与漏极的漏电通道。 MOS晶体管抗总剂量辐射版图加固设计如下： a）保护环结构，NMOS晶体管的栅应覆盖到p十保护环上，栅伸出部分下面为栅氧； b H栅MOS晶体管结构，NMOS晶体管的有源区大于n十区，沟道P区随栅极突出源漏区外 此区上的栅极下为栅氧；H栅结构并未彻底避开场区，电路性能上表现为输入电容高，速度 降低； C 环形栅MOS晶体管结构，栅为封闭环形，栅包围漏极，避开了场区，可以完全消除MOS器件 的场区缘辐射寄生漏电；器件亚阈值特性基本不受影响，其抗辐射能力仅由栅氧化层决定； 环形栅MOS管的不足是W/L比例受到了很大的限制，增加了芯片面积，给布线带来了不便 难于制作宽长比很小的器件； d）SOI工艺应采用源浅漏深的器件结构

5.1.5.3抗总剂量辐射场区加固设计

总剂量辐射感生场氧漏电效应如图2所示，在场氧区有多晶连线的时候，在起隔离作用的场氧中 量的辐射感生空间电荷，使p型衬底反型，形成N阱Vpp到p型衬底上NMOS器件n十有源的V ，使得电路的漏电流大大增加，从而导致失效。

抗总剂量辐射场区加固设计如下： a）应在p型衬底上增加重掺杂的p十条，以截断漏电通道，如图3所示；

抗总剂量辐射场区加固设计如下： a）应在p型衬底上增加重掺杂的p十条，以截断漏电通道，如图3所示；

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王隔离对场氧漏电通道的

b）应采用如图4所示的类似增强型PMOS管的结构隔离单元之间的漏电通路；此结构在场氧中 加人了栅控结构

5.2抗单粒子辐射加固设计原则与要求

5.2.1抗单粒子辐射加固设计原则

抗单粒子辐射加固设计原则如下： a）在130nm及以下CMOS工艺节点，集成电路的总剂量辐射效应对电路的影响较小，但是单粒 子效应却变得更严重，应进行单粒子加固设计； 纳米级MOS器件结构与微米级MOS器件结构完全不同，两者加固设计方法不同，应注意两 者加固设计的区别； C 单粒子闫锁效应（SEL）与一般的CMOS闫锁效应相比，除触发机理不同外，其他机理完全相 同，CMOS器件的一切抗门锁加固措施都适用于抗单粒子门锁加固，

5.2.2抗单粒子问锁效应加固设计一般要求

抗单粒子月锁效应加固设计一般要求如下： a）应合理布置电源接触孔，减小横向电流和电阻。应采用接衬底的环形VDp电源线；增加Vbp和 Vss的接触孔，增天接触面积；尽量便VDD和Vss的接触孔长边相互平行；接VDD的孔尽量离 近一些（对于P阱CMOS工艺）；接Vss的孔尽量安排在阱的所有边上（对于P阱CMOS 工艺）。 b） 应在阱与PMOS的p十漏区和P阱之间安排一个接地的、由P一和p十组成的伪收集区域。它 可收集由PNP管发射极注入进来的空穴，阻止向NPN管基区注人，减小了βpNP。 c）应采用保护环，有效地降低横向电阻、电流，同时使PNP管的基区加宽，βpNp下降。 d）应尽量拉大区与PMOS的距离。 eSOI工艺不需要对SEL进行加固设计

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亚微米级MOS集成电路抗单粒子辐射加固设

2.3.1加固技术适用范

5.2.3.2抗单粒子瞬态效应版图加固技术

抗单粒子瞬态效应版图加固技术如下： a）器件应加保护环。在NMOS晶体管四周加环绕的p十保护环； b）应增大MOS器件阱接触的宽度，减小其到对应漏极的距离； c）NMOS管应采用折叠栅结构； d）MOS管宜采用环栅结构； e）在指标许可范围内，应增加NMOS/PMOS管的驱动能力比； f）在指标许可范围内，应增加晶体管的W/L； g）两个串联的MOS管版图宜画成如图5所示的结构

5.2.3.3抗单粒子瞬态效应电路加固技术

抗单粒子瞬态效应电路加固技术如下： a）基于MulerC单元的脉冲过滤技术； b） 基于CVSL逻辑门的加固技术； 采用传输门和施密特触发器相结合的脉冲过滤技术； d) 使用钳位器件的脉冲消除技术； e) 三模余（TMR)加固技术； f) 采用低通滤波器加固技术； g） 采用时域采样技术。

单粒子翻转效应锁存器力

锁存器抗单粒子翻转效应加固技术如下： a）空间穴余技术（三模余锁存器）； b）阻容（RC)滤波技术； c）状态穴余技术； d）互锁存储单元DICE技术

2.4纳米级MOS集成电路抗单粒子辐射加固设

MOS集成电路抗单粒子辐射加固通用设计原则

图5加固后串联MOS管版图结构

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a）设计时应考虑应用环境，纳米级MOS集成电路不仅对重离子敏感，而且开始对α粒子和质子 等极轻的粒子敏感； b 纳米级MOS集成电路的运行速度大幅提升，SET错误脉冲的宽度接近正常信号，其特征时间 （即脉冲宽度）与数字电路的特征时间（如单元延迟、时钟周期等）的比例不断增大，SET在逻 辑路径上更容易无衰减传播，也更容易被时序单元或存储单元所捕获，进而更容易造成软 错误； C 纳米级MOS集成电路的单粒子加固应电路加固技术和版图加固技术相结合

5.2.4.2纳米级存储器单元抗SEU加固设计

纳米级存储器单元抗SEU加固设计方法如下： a) 宜采用多节点存储电路结构，如DICE电路结构； b) 应采用增大存储节点电容的设计方法； C) 宜采用存储单元内部自带体阱接触的版图结构； 宜采用增大存储节点物理距离的设计方法； e 宜采用双DICE交叉存储单元EQDD结构； 宜采用SOI工艺进行存储器设计

5.2.4.3纳米级存储器抗SEU/MCU/MNU加固设计

纳米级存储器抗SEU/MCU/MNU加固设计方法如下： a）采用错误检测与纠正编码技术； b）采用存储阵列多路选择位交织阵列结构； c）采用存储器定时刷新设计方法； d）外围控制、地址及数据锁存采用三模穴余技术

5.2.4.4纳米级MOS数字集成电路抗单粒子瞬

纳米级MOS数字集成电路单粒子瞬态加固方法如下 a) 在指标许可范围内，应增大晶体管尺寸； b) 在指标许可范围内，应增大晶体管驱动能力； C 应增大敏感节点电容； d) 应采用具有保护环的版图布局结构； e) 最大增加阱接触； f 应增加敏感节点晶体管的物理距离： 9 存储单元、逻辑门和模拟电路宜采用延迟滤波技术

5.2.4.5纳米级MOS模拟和混合信号集成电路抗单粒子瞬态加固

5.2.4.5.1消除电荷共享效应加固设计

消除差分电荷共享效应的方法如下： ）应识别敏感晶体管并增加这些晶体管间的物理距离； b）应采用差分电荷消除版图技术；利用电荷共享将单端单粒子错误信号转变成共模信号，利月 分电路的固有共模抑制特性对其进行抑制； 宜采用敏感节点有源电荷消除技术；利用电荷共享来检测单粒子事件轰击产生的错误，利， 源补偿电路来进行泄露或注入足够电流达到抑制单粒子效应的目的；补偿电路可以是外

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原有电路或直接利用原有 利用共享电荷来探测不期 的瞬态电流（Isr）.通过补偿电 使电路保持原来的动作状态，

5.2.4.5.2节点分裂加固设计技术

图6敏感节点有源电荷消除加固设计原理图

节点分裂加固设计技术是借鉴元余技术：将一个电路分成N个支路，在生成N个支路的过程中， 每一个器件也分成NV个部分。这样电路的有源面积并没有增加，只是物理面积会略有增加。正常情况 下，电路的功能没有增加，同时电路的性能也没有发生改变。这样，当其中一个支路发生单粒子事件，其 余支路将维持信号完整性，从而抑制单粒子效应

6集成电路辐射效应建模与仿真要求

自路辐射效应建模与仿真

集成电路辐射效应建模与仿真应按照不同的需求，采用以下三种抽象级别进行建模与仿真： a）器件级建模与仿真； b）单元级建模与仿真； c）电路级建模与仿真

6.2集成电路辐射效应建模与仿真要求

应在不同的抽象层次、采用不同的仿真工具对集成电路荒岛辐射效应进行建模与仿真，要求如下： a）器件级建模与仿真应采用TCAD软件或其他基于物理方程的数值仿真工具： b 单元级建模与仿真应先将在器件（其本身与工艺密切相关）和电路设计之间建立联系的精简模 型集成到HSPICE、Spectre仿真器，然后再用SPICE或其他以精简模型为核心的模拟程序进 行仿真； 电路级建模与仿真，小规模集成电路或模拟电路宜采用SPICE或其他以精简模型为核心的模 拟程序，大规模或者超大规模集成电路宜 用VCS软件或者其他类VCS的仿真工具

6.3集成电路辐射效应建模与仿真方法

6.3.1单粒子效应仿真方法

器件级单粒子效应仿真方法如下：

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单元级单粒子效应仿真方

单元级单粒子效应仿真方法如下： a）利用6.3.1.1方法仿真得到器件的单粒子瞬态光电流； b 建立单粒子瞬态光电流模型； c）将单粒子瞬态光电流模型注人到单元的敏感节点； d）分析单元的电学参数和电学特性的变化

6.3.1.3电路级单粒子效应仿直方法

电路级单粒子效应仿真方法如下： a 利用6.3.1.2方法构建含有辐射响应信息的标准单元数据库； 电路级仿真器调用含有辐射响应信息的标准单元数据库进行电路级仿真： C 分析电路对单粒子辐照的电学响应； d）评估器件的软错误率

6.3.2总剂量效应仿真方法

6.3.2.1器件级总剂量效应仿真方法

6.3.2.2单元级和电路级总剂量效应仿真方法

单元级和电路级总剂量效应仿真方法如下： 通过6.3.2.1的方法仿真得到总剂量条件下器件的电学特性曲线； b 利用a)得到的电学特性曲线提取包含总剂量效应的器件精简模型： 利用b)建立的精简模型进行单元级或电路级总剂量效应仿真； d）分析单元和电路在总剂量条件下电学参数和电学特性的变化

7.1总剂量辐照验证试验要求

总剂量辐照验证试验一舰

总剂量辐照验证试验一般要求如下：

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a）辐照源为钻60射线源，在受试器件辐照面积内的辐射场不均匀性小于10%。 b 应采用最劣偏置，即使受试器件辐照退化最严重的偏置条件；若采用器件应用偏置条件，评估 试验结果只适用于类似偏置条件，不保证适用于其他偏置条件。 应选择使受试器件结温上升少的负载，以防辐照效应退火。 d） 如果受试器件出现参数超差，或出现与静态功耗电流有关的参数超差，但未出现致命的功能失 效，应进行室温退火。 室温退火条件： 偏置：维持辐照时的偏置； 一温度：15℃~30℃； 时间：168h±12h。 e）为了验证器件的抗辐射能力达到规定值，应对器件进行50%规定剂量的过辐照；辐照后，不要 求进行电参数测量 如果受试器件实际使用时的总剂量高于50Gy(Si)或不能确定其是否具有TDE，则应进行加 速退火试验。 高温加速退火试验条件： 偏置：维持辐照时的偏置； 温度：100℃±5℃； 时间:168 h±12 h，

7.1.2试验线路板要求

试验线路板要求如下： a）应选择对辐射不敏感的器件插座制作试验线路板，器件插座应不影响辐照场均匀性；试验线路 板上除器件外的其他器件要选用对辐照不敏感的器件，或对其进行充分的屏蔽； b 除非有特别声明，试验线路板上受试器件所有输入端及可能影响到器件辐照响应的端子都不 应电悬空； 试验线路板的几何设计及器件的布局应保证器件接受到均匀的辐照； 若器件要进行加速退火试验或高温辐照，试验线路板应能承受试验所需的高温，试验线路板在 试验前和试验后都应进行物理性能和电性能的测量

7.1.3电参数测试要求

应使用试验规范规定的电参数测试系统，对辐照前后的受试器件进行电参数（对辐照敏感参 数）和功能测试； D 在电参数测量时，应先用对比器件进行测试系统检查；对于手动测试，应先测对结温影响少的 电参数； C 受试器件辐照前、后的电参数测试应在同一测试系统上进行，且测试项目的顺序和测试条件应 保持不变；电参数测试可采用辐照中测试或辐照后移位测试；若采用辐照中测试，在整个系统 处于试验位置后，应检查系统的连接、漏电和噪声电平是否符合要求；若采用移位测试，将受试 器件从辐照源移至异地测试以及返回原位再作辐照的过程中，受试器件各引出端应短接，环境 温度不应比辐照时的环境温度高1OC； d 辐照完毕到电参数开始测试的时间间隔不应超过1h；辐照后受试器件置于十冰环境（温度不 高于一60℃）保存，要求受试器件各管腿短接，时间不可超过72h，要求受试器件从干冰保存 环境恢复到室温测试的时间不超过30min；从前一次辐照后到后一次辐照开始之间的时间间 隔不应超过2h，

7.1.4总剂量辐照验证试验流程

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图7MOS器件总剂量辐照验证试验流程

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7.2单粒子辐照验证试验要求

单粒子辐照验证试验一般要求如下： a）重离子单粒子效应模拟试验常用的辐照源有回旋加速器、串列静电（VandeGraaff)加速器、钢 源；应根据受试器件的单粒子敏感性、试验目的、试验时间和费用等选择合适的辐照源； 辐照源应能输出重离子，重离子的LET、注量率应满足试验要求；重离子在硅中的射程一般要 求大于30um：照射到受试器件敏感区表面的束流非均匀性小于10%

7.2.2单粒子效应测试系统的一般要求

单粒子效应测试系统的结构由受试器件的类型和功能决定，基本要求如下： 应能对器件功能进行测试； 应能实时处理、存贮和检索数据； 应具有自动复位或手动复位的功能； d）应具有良好的抗电磁干扰能力。

7.2.3试验板和电缆要求

受试器件放置在试验板上，试验板放直在猫照试验环境中 通过电缆与外界连接。试验板和电缆要 求如下： a 试验板和电缆的尺寸、重量应满足辐照试验设备要求； 试验板连接电缆应满足试验设备硬件接口要求； ） 如受试器件为开帽状态，应确保芯片在试验板上的安全性； 试验板上的安装孔位应符合试验设备要求； e） 如果辐照试验板上使用了除受试器件外的其他元器件，应保证其他元器件的性能不受辐照试 验环境的影响； 试验板应具有良好的机械稳定性、可移动性和抗振动； 试验板和电缆应具有良好的抗电磁干扰能力

7.2.4样品准备要求

样品准备要求如下： a） 除非另有规定，试验样品的数量应不少于3只； b）需要时，试验前样品应开帽；开帽后，应对试验样品进行测试，测试合格方可进行后续试验： c）需要时，应对倒封器件进行背面减薄；减薄厚度以确保试验粒子能够入射至器件有源区为准。

7.2.5离子选择要求

设备安装施工组织设计 GB/T41033202

c）选择的离子应在硅中有足够的射程，应大于30um。 d）可以采用倾斜入射以获得有效LET增加，但离子的射程应满足要求，且离子在通过敏感区体 积内的LET变化不大，倾角不应大于60°；增加入射角度对单粒子事件不一定有效，但倾斜入 射对于多位翻转敏感有效，在此情况下可考虑使用。 e 单粒子翻转试验时注量率的选择以每秒钟内产生不大于4次错误为宜。 若总注量达到每平方厘米10°个离子，器件未出现错误，则认为在该LET值下的单粒子效应 不敏感，可以增加人射离子有效LET值

c）选择的离子应在硅中有足够的射程，应天于30m。 d）可以采用倾斜入射以获得有效LET增加，但离子的射程应满足要求，且离子在通过敏感区体 积内的LET变化不大，倾角不应大于60°；增加入射角度对单粒子事件不一定有效，但倾斜入 射对于多位翻转敏感有效，在此情况下可考虑使用。 e 单粒子翻转试验时注量率的选择以每秒钟内产生不大于4次错误为宜。 不 若总注量达到每平方厘米10°个离子，器件未出现错误，则认为在该LET值下的单粒子效应 不敏感，可以增加人射离子有效LET值

7.2.6单粒子试验流程

MOS器件单粒子辐照验证试验流程如图8所示

牛奶标准图8MOS器件单粒子辐照验证试验流程